ニュースリリース - 2012年10月12日

シノプシスとTSMC、3次元LSI設計ソリューションを提供

TSMC CoWoSテクノロジ向け認証済み統合リファレンスフローとデザインキットに選定された
初のツール群により、複数のシリコン・ダイを垂直集積した3D-ICの開発が可能に

2012年10月11日 カリフォルニア州マウンテンビュー発 -　半導体やエレクトロニクス・システムのイノベーションを加速させる開発用ソフトウェア、IP、技術サービスの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、TSMC CoWoSTM（Chip on Wafer on Substrate）リファレンス・フローに認定された包括的な3D-ICソリューションの提供開始を発表した。この設計フローは、シノプシスとTSMC社が3D-IC開発技術に向けて協業を重ねてきた最新の成果である。これにより、これまで使用されてきた2D-IC設計フローから、垂直集積された複数ダイの設計フローにスムーズに移行できる。このTSMC CoWoSリファレンス・フローは、シノプシスのGalaxyデザイン・プラットフォームのツール群の最新バージョンで構成されている。フィジカル・インプリメンテーション、寄生容量抽出、フィジカル検証、タイミング解析などを実行するツール群である。この新しいフローとツール新機能により、設計者は、TSMC CoWoSシリコンを用いた複数ダイ・システムの開発にあたって、設計生産性を向上し、製品の市場投入までにかかる期間と量産開始までにかかる期間を短縮することができるようになる。

シノプシス　マーケティング＆コーポレート・デベロップメント・グループ 上級副社長　John Chiltonは次のように述べている。「3D-ICテクノロジは、チップ性能を最大化しつつ1チップの面積増加要因と消費電力を最小化したいと考えている設計者にとって確かなメリットを約束します。3D-ICは、既に実用化されている半導体プロセス・テクノロジを引き続き活用し、様々なプロセス・テクノロジで実現されたダイの混在を可能にするキー・テクノロジであり、これまでどおりムーアの法則に基づくトランジスタ集積度向上を継続しつつ、様々な用途のLSIを開発していくための補完技術でもあります。当社は、TSMC CoWoSリファレンス・フロー実現を通じて、設計者の皆様による革新的な最先端3D-ICの実現に貢献してまいります」

TSMC社　デザイン・インフラストラクチャ・マーケティング部門のシニア･ディレクター　Suk Lee氏は次のように語っている。「当社とシノプシス社は、長年にわたり設計フローの開発で協業を続けてまいりました。シノプシス社のEDAテクノロジと当社のCoWoSテクノロジのコンビネーションにより、設計者の皆様は、性能と消費電力の最適化が施された3D-ICの製造性確保に向けた生産性の高いソリューションを手にされることになります」

Galaxyデザイン・プラットフォームは、TSMC CoWoSテクノロジとそのリファレンス・フローをサポートする数々の機能を搭載している。TSMCが認証したシノプシスのインプリメンテーション/解析/サインオフ・ツール群は下記の通りである。

フィジカル・インプリメンテーション

• IC Compiler
  マイクロバンプ、シリコン貫通電極（TSV：Through-Silicon Via）、プローブパッドとC4、バンプアサインと柔軟かつ容易にするバンプセル結合、マイクロバンプ配置チェック、リディストリビューション・レイヤ（RDL）と信号の配線、CoWoSインターコネクト・レイヤのパワーメッシュ生成といった配置/アサイン/配線機能を備えたフィジカル・インプリメンテーション・ソリューションを提供

解析/サインオフ

• Hercules
  LVS（Layout vs Schematic）によるダイ間の配線チェック機能を提供
• StarRC Ultra
  TSV、マイクロバンプ、RDLと信号の配線メタルの寄生容量抽出機能を提供
• PrimeTime
  複数ダイのタイミング解析機能を提供

シノプシスの3D-ICソリューションは、現在限定顧客向けに提供中。詳細な情報は、www.synopsys.com/3D-ICより入手可能。