ニュースリリース - 2018年10月24日

シノプシス、最高性能・低消費電力のDDR5/LPDDR5 IPソリューションを発表

AI、車載、モバイル向けSoCのための新しいDesignWare Memory Interface IP

概要

• 最大6,400Mbpsのデータ転送レートならびに前世代製品比で最大40%の面積削減を実現する業界初のLPDDR5コントローラ/PHY/検証用IPソリューション

• ディスクリートやDIMM向けに、シングルもしくはデュアル・チャネルで最大4,800Mbpsのデータ転送レートを提供する完全なDDR5 IPソリューション

• 両ソリューションとも、復帰時間の短い複数のローパワー・ステートを提供。複数のステートにトレーニングできるため動作周波数をダイナミックに変更可能
   

2018年10月24日 カリフォルニア州マウンテンビュー発 - シノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、次世代のDDR5ならびにLPDDR5 SDRAMに対応したDesignWare^® Memory Interface IPソリューションを発表した。DDR4ならびにLPDDR4 SDRAMインターフェイスと比べて、メモリー転送速度が大幅に向上しており、面積と消費電力も削減できる。DesignWare DDR5 IPソリューションは、最大4,800Mbpsのデータ転送レートを実現でき、1チャネルで複数のDIMM（Dual Inline Memory Module）と最大80bitで接続できる。AIならびにデータセンター向けSoCのための最速のDDRインターフェイス・ソリューションである。また業界初のLPDDR5 IPは、最大6,400Mbpsのデータ転送レートを実現、共通の回路で制御できるデュアル・チャネル・インターフェイスを実装できるため車載/モバイル向けSoCで面積と消費電力を大幅に削減できる。更なる消費電力削減のため、DesignWare Memory Interface IPソリューションは、復帰時間の短い複数のローパワー・ステートを提供しており、複数のステートにトレーニングできるため動作周波数をダイナミックに変更可能することが可能となる。DDR5ならびにLPDDR5のコントローラIPとPHY IPは、最新のDFI 5.0インターフェイスを介してシームレスに動作するため、高速データ転送が必要な低消費電力SoCにとって完全なメモリー・インターフェイスIPソリューションとなっている。

Arm^®社　Infrastructure Line of Business部門　プロダクト・ソリューション担当副社長　Dermot O’Driscoll氏は次のように語っている。「当社とシノプシス社は、お客様各社が増大する設計課題を克服し技術革新を加速するのを支援するため、25年以上に渡って協業を重ねております。また、シノプシス社のDDR5ならびにLPDDR5 IPを当社の“Zeus”や今後のプロセッサに最適化することによって、インフラならびにクラウド向けArm Neoverse^®デザインの性能を最大限引き出すべく協業を継続しております」

DesignWare DDR5ならびにLPDDR5 IPソリューションは、DDR/LPDDR仕様で定められている全ての機能を提供しているため、設計者は必要な機能を開発中のSoCに組み込むことが可能となる。

• PHYに組み込まれているキャリブレーション・プロセッサ経由でのファームウェア・ベース・トレーニングにより、システムレベルで最高のデータ信頼性とマージンを確保するためのブートタイム・メモリー・トレーニングを最適化

• 入力レシーバで使用されるディシジョン・フィードバック・イコライザ（DFE）により、符号間干渉（SIS：intersymbol interference）の影響を抑制し、シグナル・インテグリティが向上

• インライン/サイドバンド誤り訂正符号（ECC：error correcting code）、パリティチェック、巡回冗長検査（CRC：cyclic redundancy checks）などの信頼性・可用性・保守性（RAS：reliability, availability, serviceability）機能により、システム停止時間を最小化

• シノプシスが提供するPHYハードニング・サービスやパワー/シグナル・インテグリティ最適化サービスを利用することにより、設計期間の短縮デザイン信頼性の向上を実現

• DDR5ならびにLPDDR5のVC Verification IPにより、ビルトインのコヒーレンシブ・カバレッジ、検証プランニング、プロトコル・チェックのみならず、ランダム・コンフィギュレーション、ランタイム・セレクションも実行できるため、設計生産性が向上

Micron社　Cloud and Verticals担当ディレクタ　Ryan Baxter氏は次のように語っている。「コンピューティング・アプリケーションの進化は、メモリー性能の急速な向上を要求しており、こうした要求に応えるため当社とシノプシス社は長年にわたって協業を続けてまいりました。当社のDEAMデバイスとシノプシス社のメモリー・インターフェイスIPソリューションを組み合わせることにより、お客様各社では、より高速なDRAMと最新のメモリー・インターフェイスを必要とするAI/データセンター/モバイル/車載などの急成長分野向け次世代SoCの開発を直ちに開始できるようになります」

SK hynix社　DRAM製品企画責任者　副社長　Sunny Khang氏は次のように語っている。「LPDDR規格は、モバイルのみならず様々なアプリケーションで幅広く採用されており、より低い動作電圧でDRAMの処理能力を向上させることのできる新しいメモリーチップが求められています。当社のLPDDR5デバイスとシノプシス社のDesignWare LPDDR5 IPとの互換性ならびにインターオペラビリティのテストのため、シノプシス社と協業を続けています。これにより、お客様各社は非常に厳しい性能/低消費電力/面積の目標の達成が可能となるでしょう」

シノプシス　IPマーケティング担当副社長　John Koeterは次のように述べている。「AI/車載/クラウドといった急成長中のアプリケーション分野では、極めて大量のデータを処理するために極めて高いメモリー転送速度が必要とされています。当社は、DDR IPのリーディング・カンパニーであり、メモリー転送速度/消費電力/面積の点で差別化した革新的な製品を提供するため、最先端のプロセス・ノードで最高性能を実現できるDDR5ならびにLPDDR5 IPソリューションをご提供しています」

提供可能時期

DesignWare DDR5 PHYならびにLPDDR5 PHYは、2019年　第1四半期の提供開始を予定している。

DesignWare DDR5 ControllerならびにLPDDR5 Controllerは、2019年　第2四半期の提供開始を予定している。

DDR5ならびにLPDDR5のVC Verification IPは、既に提供を開始している。

DesignWare IPについて

シノプシスは、システムオンチップ向けの高品質かつシリコン実証済みIPのリーディング・プロバイダである。シノプシスの多岐にわたるDesignWare IP群は、ロジック・ライブラリ、組込みメモリー、組込みテスト、アナログIP、有線・無線通信向けインターフェイス（業界標準プロトコル）IP、セキュリティIP、組込みプロセッサ・コアとそのサブシステムで構成されている。IPに関連するソフトウェア開発とハードウェア/ソフトウェア統合を容易にするため、シノプシスのIP Acceleratedイニシャティブは、IPプロトタイピング・キット、IP向けソフトウェアの開発キット、IPサブシステムを提供している。DesignWare IPは、信頼性の高い開発手法、品質確保のための巨額の投資の所産であるだけでなく、包括的な技術サポートとともに提供されているため、設計者は、IPのSoCへの統合リスクを最小化し、最終製品の市場投入までにかかる期間を短縮することができる。

詳細情報は https://www.synopsys.com/designware より入手可能。

シノプシスについて

Synopsys, Inc.（Nasdaq上場コード:SNPS）は、我々が日々使用しているエレクトロニクス機器やソフトウェア製品を開発する先進企業のパートナーとして、半導体設計からソフトウェア開発に至る領域（Silicon to Software）をカバーするソリューションを提供している。電子設計自動化（EDA）ソリューションならびに半導体設計資産（IP）のグローバル・リーディング・カンパニーとして長年にわたる実績を持ち、ソフトウェア品質/セキュリティ・ソリューションの分野でも業界をリードしており、世界第15位のソフトウェア・カンパニーとなっている。シノプシスは、最先端の半導体を開発しているSoC（system-on-chip）設計者、最高レベルの品質とセキュリティが要求されるアプリケーション・ソフトウェアの開発者に、高品質で信頼性の高い革新的製品の開発に欠かせないソリューションを提供している。

詳細情報は、https://www.synopsys.com/ja-jpより入手可能。