ニュースリリース - 2012年9月7日

IC Validatorの最新バージョン - 20nm以降の製造性に準拠した設計をより短期間で実現するソリューションを提供

新機能により、ランタイムとECOフローを高速化、新しいプロセス・モデリング・テクノロジを提供

概要

• 代表的なファウンドリの20nmプロセスで認証
• 多数の20nmテープアウトに成功
• ダブルパターンニング・テクノロジ(DPT) に対応した新しいパターン分解性チェック機能とパターン・マッチング・テクノロジにより、ファウンドリ各社の製造性確保基準への準拠を実現
• 64以上のコア上でのツール並列実行を可能にする実証済みの拡張性により、検証時間を短縮
• “インデザイン”フィジカル検証テクノロジを改善し、DRC/DPT自動修正とECOの2倍高速化を実現

2012年9月6日 カリフォルニア州マウンテンビュー発 -　半導体設計・製造ツールならびにIPの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は、最先端プロセス・ノードに対応したフィジカル検証ソリューション IC Validatorの2012.06バージョンを発表した。2012.06バージョンは、主要ファウンドリ各社により認証されたデザイン・ルール・チェック（DRC）機能を搭載しており、最先端プロセス・ノードでのサインオフ・フィジカル検証を可能にする新しいテクノロジを提供する。シノプシスは、配置配線ソリューション IC Compilerとの協調動作による“インデザイン”フィジカル検証によって、デザイン収束にかかる期間を短縮するメソドロジを提供しているが、本バージョンもインデザイン手法に基づいて開発されているため、配置配線エンジニアは、最終段階での予期せぬ不具合の発見や、その手作業修正を回避できる。
20nm以降のノードに対応するためにインデザイン・フローに追加された機能には、DPTチェック機能とパターン・マッチング・テクノロジがある。
また、大規模かつ複雑な20nmデザインの検証を行うため、ランタイムの大幅な高速化も達成している。革新的な分散処理テクノロジによって、活用できる一般的なコンピューティング・リソースの数を最大化しているため、設計者は64個もしくはそれ以上のCPU上でIC ValidatorによるDRCを並列実行でき、こうした最先端プロセス・ノードの検証に必要な時間を大幅に短縮することができる。

サムスン電子社　Infrastructure Design Center担当上級副社長　Kyu-Myung Choi氏は、次のように語っている。「20nmプロセスが引き起こす設計複雑化に対応するため、当社ではIC CompilerとIC Validatorによるインデザイン・フィジカル検証手法の活用を拡大しています」

20nm以降のフィジカル検証に対応
20nmデザインでは製造性確保のため非常に厳しい設計ルールへの準拠が求められるため、IC Validator 2012.06バージョンは、プロセス・モデリング・テクノロジに関していくつかの新機能を搭載している。

• ダブルパターンニング対応
  現在のリソグラフィ技術では微細化を続けるプロセス・ノードに対応しきれないため、設計済みのレイアウトを相互に隣接する2つのパターンに分解して、2枚のマスクに描画する必要がある。IC Validatorは、高速・高精度なパターン分解エンジンを搭載しているため、設計実行中に分解性チェックを実行でき、IC Compilerとの協調動作で実現しているインデザイン・テクノロジによる違反自動修正も行うことができる。また、最終的なデザイン・ルール・チェックと平行して、最終的なサインオフ検証も実行できる。
• パターン・マッチング
  レイアウトパターンは時にリソグラフィ・ホットスポットを引き起こし、想定外の配線の短絡や閉路の原因を作ることがある。IC Validatorの特許技術であるパターン・マッチング・テクノロジは、直感的な2Dマルチ･シェイプ・パターン分析技術によってDRCの幅を広げ、製造性に直結するホットスポットを超高速で特定できる。そして、IC Compilerとの協調動作により、こうしたホットスポットの自動修正を実行する。これによって、ファウンドリ各社では20nmプロセス・ノードにおいても、より優れたプロセス・マージンと高い歩留まりを達成できるのである。

設計期間の短縮
IC Validatorは、IC Compilerとのインデザイン・フィジカル検証実行のため世界各国の設計チームで使用されている。今回の新バージョンは、IC Compiler 2012.06バージョンをさらに強化するもので、IC Compilerユーザーは、ECOの2倍高速化と自動修正フローによりメリットを享受できる。またインデザイン・テクノロジに追加された新機能により、設計者は、IC Compilerとの一体動作がもたらすレイアウト品質の向上を達成でき、製造歩留まりの向上を実現できるようになるため、設計フローを合理化し無駄な設計やり直しを根絶できる。

またIC Validatorは、インデザイン・フィジカル検証だけでなく、最終的なフィジカル・サインオフに関しても広範囲にわたるプロセス・テクノロジでファウンドリ各社からの完全な認証を得ている。さらに、様々な分散処理テクノロジを搭載しているため、使用可能なCPUリソースの中で最適な数の分散処理を実施できる。マルチ・スレッディング・テクノロジやオンデマンド負荷分散テクノロジ、メモリー考慮の実行スケジューリング・テクノロジなどの主要技術により、64個もしくはそれ以上のCPU上でのツール実行という高い拡張性が確認されている。
今回の最新バージョンの活用により、最先端プロセス・ノードの設計者は、大幅な設計生産性向上と設計期間短縮のメリットを享受できるようになる。

シノプシス　インプリメンテーション・グループ・ジェネラルマネージャー兼上級副社長　Antun Domicは、次のように述べている。「IC Validator 2012.06バージョンの発表は、これまでの当社のフィジカル検証製品ラインのリリースの中でも最も画期的なものです。サムスン社を始めとするファウンドリ各社の多数に上る最新テクノロジで20nmプロセス・デザインのフィジカル検証を達成しただけでなく、実行時間の高速化、並列処理能力、インデザイン検証効率の面で大幅な向上を実現し、幅広いお客様の設計に貢献できるものとなっています」