ニュースリリース - 2010年2月10日

ヤマハがDesign Compiler Graphicalを使用し最新グラフィックスチップをテープアウト

論理合成と配置配線の間での設計のやり直しを排除し、製品開発にかかる期間を予測しつつ目標達成

2010年2月9日 カリフォルニア州マウンテンビュー発 - 半導体設計・製造ツールならびにIPの世界的リーダーであるシノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は、本日、モバイルオーディオ、グラフィックスチップのプロバイダーであるヤマハ株式会社（以下、ヤマハ）が、同社の最新グラフィックスチップの設計にDesign Compiler GraphicalのRTL論理合成ソリューションを採用、要求されていた厳しいタイミング目標を容易に達成、結果設計期間を削減できたと発表した。これまでLSI設計においては、設計段階後期のフィジカル設計段階になってから、配線混雑が原因で、両工程間で時間を要する設計のやり直しを行なうことがあった。Design Compiler Graphicalを用いれば、RTL論理合成の段階でフィジカル・インプリメントを考慮した、配線混雑の少ないより優れたネットリストを生成し、配置配線にかかる期間を短縮、時間のかかる設計やり直しを回避でき、設計フローの早期段階で、その後に発生しうる配線密集の状況をあらかじめ予測し修正することが可能になる。またヤマハは、こうした成果を踏まえ、同社のEDAツールのメイン・サプライヤーとしてシノプシスを選定し、両社間のEDAツール・ライセンス契約を拡大して締結した。

ヤマハ株式会社　半導体事業部　技術開発部　部長　臼井章氏は次のように語っている。「これまでは、論理合成の段階で配線密集度を予測することができず、論理設計とフィジカル設計の間で設計のやり直しが発生し苦慮していました。今回、当社の最新画像処理SoCの設計で、Design Compiler Graphicalの配線密集最適化テクノロジを活用し、前もって配線混雑を緩和して厳しいタイミング目標を達成し、かつ設計期間を大幅に改善できました」

現在、世界中の設計者は、論理合成後のタイミング/面積/消費電力結果と、IC Compilerが実行するフィジカル・インプリメンテーションの結果との緊密な相関関係を保つため、Design Compiler Ultraのトポグラフィカル・テクノロジを活用し、短期間での設計収束を達成している。Design Compiler Graphicalは、このトポグラフィカル・テクノロジを強化したもので、配線密集が発生するホットスポットを視覚的にレポートする機能により、配線密集の正確な予測を可能にする。さらにDesign Compiler Graphicalの最適化テクニックにより、配線密集の少ない論理合成結果を実現できるため、フィジカル・インプリメンテーションに向けた、より良いネットリストを生成することができる。

シノプシス プロダクト・マーケティング担当副社長 Bijan Kianiは、次のように述べている。「市場競争力を維持するため、お客様各社では、革新的な製品をより早く低コストで市場投入しなければなりません。ヤマハ様がDesign Compiler Graphicalの活用で成果を挙げられたという事実は、Design Compiler Graphicalが設計結果の予測性を高め、設計に要する期間全体を削減して、高い生産性をもたらすことを実証するものです」

今回の複数年契約により、ヤマハは同社のデジタルならびにカスタム設計フローで使用するツール群として、シノプシスのGalaxyデザイン・プラットフォームならびにDiscoveryベリフィケーション・プラットフォームを選択した。シノプシスとの協業関係を深めることで、ヤマハは、現在そして将来のオーディオ/アミューズメント機器向け半導体の開発にシノプシスの包括的なEDAソリューションを活用できるようになる。

臼井氏は次のように語っている。「革新的な半導体製品を可能な限り低コストで開発するという当社のコミットメントを共有してくれるパートナーとの協業は、当社にとって重要なことです。そしてシノプシス社は、長年に渡ってそれを実践してくれました。シノプシス社を当社のEDAツールのメイン・サプライヤーとして選ぶことによって、我々は設計生産性をさらに向上し、デジタルとアナログ両分野にわたる様々な設計ニーズに対処できるようになります」