SoCの機能安全に対処するテスト・ソリューション

概要

自動車に搭載される半導体の数は全体的に急増しており、オートモーティブICは今後も成長が続くことが予想されます。これらICの設計では、内製および外部ベンダから調達したさまざまなIP（PVTセンサー、PLL、組込みメモリー、デジタル・ロジック・ブロック、複雑なインターフェイスIPなど）を使用しながら、システム・オン・チップ（SoC）レベルで機能安全、信頼性、品質に関する規格への適合を図る必要があります。また、適合性認定プロセスを短期化し、シリコンをいち早く完成させてOEMのリスク軽減を図るとともに、製造テストを徹底してフィールドでの不良率（DPPB：10億個あたりの不良チップ数）を減らすことも重要となります。これと同時に、インフィールド・テストではPOST（Power-On Self-Test）およびリペア、メモリーのソフト・エラー軽減、定期的テストの管理も課題となります。

本稿でご紹介するシノプシスのバリデーション済みBIST（Built-In Self-Test）およびリペアIPソリューションをご利用いただくと、先進運転支援システム（ADAS）用SoCなどオートモーティブICの設計において最高水準の機能安全を達成できるようになります。この事前検証済みの機能安全ソリューションにより、設計から早期シリコン・プロトタイプ・ブリングアップ、プロダクション・テストからインフィールド・テストまで、オートモーティブICのライフサイクル全体にわたって信頼性と品質の要求を満たすことが容易になります。

はじめに

ここ数年の動向を見ると、自動車市場が今後10年間の半導体の成長を牽引するのは間違いありません。自動車に半導体およびメモリーの搭載が増えている背景には、法規制、サステイナビリティ、安全とセキュリティ、eモビリティ、利便性など多くの要因があります。

自動車メーカー（OEM）からは低リスク/高品質なソリューションが求められており、オートモーティブIC設計者はASIL Dなどの高い安全水準を達成し、ISO 26262への適合を実証することにより、機能安全への懸念を解消する必要があります。また、ICの認定に関しては、AEC-Q100やJEDECガイドラインの要求を満たし、それを上回ることも求められます。安全系オートモーティブICの設計においては、設計に使用するツールおよびIPについても高い安全性を実証する必要があります。これに加え、オートモーティブICを製造するファウンドリは、TS16949などの規格で要求される高い製品品質を達成する必要があります。

オートモーティブSoC設計の課題

ADAS用ICのテストに関しては、オートモーティブICのライフサイクルのフェーズごとにさまざまな課題が存在します。

設計フェーズ

• FinFET特有の新しいメモリー故障タイプを含め高いテスト・カバレッジを達成し、低DPPBを実現すること。
• テスト容易化設計（DFT）がSoCの消費電力、性能、面積に与える影響を最小限に抑え、製品の競争力を維持すること。
• 内製およびサードパーティ・ベンダから調達したさまざまなアナログ、デジタル、ミックスドシグナルIPブロックを統合してテストすること。
   

早期シリコン・ブリングアップおよび量産フェーズ

• シリコンを効果的にデバッグ・診断し、メモリー障害のタイプおよび問題のある(X,Y)座標を特定すること。
• 重要なクロック周波数を正確に計測し、プロセスを監視すること。
• 別の場所にあるATEベンチ診断を待つのではなく、ラボで早期シリコンをテストすること。

製品販売後（インフィールド）

• POSTとリペアを効率よく実行すること。
• 先端ノードで増加する複数セルのアップセットに対処し、FITレートを低く抑えること。
• 周期的なインシステム・テストおよびミッション・モード・テストを管理し、ISO 26262への適合を達成すること。

シノプシスのオートモーティブIC向け機能安全テスト・ソリューション

図1に示すように、シノプシスの機能安全テスト・ソリューションはASIL D適合認証済みのDesignWare® STAR Memory System^®、STAR ECC Compiler、STAR Hierarchical System、DFTMAX^™ LogicBISTソフトウェア・クオリフィケーション・キット、およびARC^® HSプロセッサで構成され、メモリーおよびロジック・ブロックのテスト/リペア、およびアナログ/ミックスドシグナルIPのテスト統合とバリデーションの自動化をサポートします。このソリューションは業界標準のIEEE1500/1687をベースにしたインフラストラクチャを利用するとともに、スター型とリング型の両方のトポロジをサポートしており、SoCテスト時間、フロアプランニングの課題、その他のシステム制約のバランスをとることができます。

FinFET特有の欠陥に対するメモリーBIST/リペアを管理

DesignWare STAR Memory SystemのメモリーBISTおよびリペア機能は、FinFET特有のトランジスタ欠陥に最適化したアルゴリズムを採用しています。STAR Memory Systemはオンチップ・メモリーに対して共有または専用ラッパーを作成でき、ここに行、列または行、列ベースのメモリー・リペア実行に必要なコンパレータ・ロジックとリコンフィギュレーション情報がカプセル化されます。STAR Memoryプロセッサはメモリーとラッパーの組み合わせを任意の数だけインスタンシエート可能で、プログラマブルなアルゴリズムをスケジューリングおよび実行します。階層型デザインでIPブロックを再利用するには、このプロセッサをSTAR Memory System/STAR Hierarchical Systemサブサーバに接続し、各サブサーバを各リングの最上位サーバに接続します。最上位サーバには2つの機能があります。1つはJTAG/TAPベースのインターフェイスを経由して外部世界に接続すること、もう1つはOTP/ファウンドリe-Fuseへのインターフェイス（図1に記載なし）経由でリペア情報を読み出し/格納することです。このアーキテクチャにより、IPコアの複数リングを効率よく同時にテストして、全体的なテスト時間を短縮できる一方、システム・レベルのEM/IRの影響を軽減したい場合などは、同じリングの一部のIPに対して逐次テストを実行できます。

従来のATEベクター生成およびポストシリコン・デバッグ/診断に対しては、STAR Memory Systemに含まれるYield AcceleratorがSMSで生成されたデザイン・データベースを使用し、必要なパターンをWIGLやSTILなどの一般的なフォーマットで生成します。ARC HSプロセッサを機能安全マネージャーとして使用する場合、ファームウェアはYield Acceleratorで生成できます。STAR Memory SystemにはSilicon Browserと呼ばれるユーティリティも含まれており、USB-to-JTAGケーブルを使用して低コストのデスクトップ/ノートPC上でシリコン・プロトタイプの早期デバッグが可能です。

インシステム動作における信頼性の向上

STAR ECC（Error Correction Code）Compiler回路は組込みメモリーのシングルビットおよびマルチビット・アップセットを検出および訂正し、インシステム動作の信頼性を改善します（図1の「STAR ECCラッパー」）。STAR ECCは特定のメモリー・ベンダに依存せず、ハミング符号やHsiao符号などのアルゴリズムをユーザーが選択して面積と性能の最適なバランスをとりながらエンコード/デコードが行えます。更に重要な点として、STAR ECCにより以下のようなISO 26262の要求への適合が容易になります。

• POSTまたはミッション・モード（インシステム動作モード）で検出したエラーの報告に関する応答時間を短縮。
• ハードウェア・エラーを注入することで、実データの破壊なしに異常動作時のシステム挙動を確認。
• メモリーのアドレス（およびデータ）ビットをチェックし、アドレス・デコーダの障害を検出。

使い慣れたフローによるLogicBIST

DFTMAX LogicBISTソフトウェア・クオリフィケーション・キットは合成ベースのソリューションで、デジタル回路のインシステム・セルフテストを短時間で実行できます。このソリューションはDesign Compilerに統合されているため、テスト・ロジックと機能ロジック両方のタイミング、消費電力、面積を最適化しながら、配線混雑も緩和できます。

シノプシスのロジックBISTフローは、通常のDFTMAXフローとよく似ています。はじめにRTLまたはネットリストからロジックBISTを合成し、テストベンチを作成します。最終的なパターンの数と検出率が決まると、TetraMAX ATPGのデータをデザイン・プログラムに組み込みます。セルフテストのベースとなるのはチップ上での擬似ランダム・パターンの生成で、これはTetraMAX ATPGが製造テスト向けに生成するパターンとは異なります。DFTMAX LogicBIST、DFTMAX Ultra圧縮技術、TetraMAX ATPGが相互に連携することで、シードおよびシグネチャの計算やテスト・ポイントの解析と挿入といったタスクが迅速に処理されます。製造テストでは、機能ロジックと一緒にロジックBISTレジスタがスキャン・チェーンに挿入されます。製造テスト実行時には、スキャン・モードと圧縮モードのいずれかをセットアップできます。

ミックスドシグナルIP向けの階層テスト

DesignWare STAR Hierarchical Systemは、IPプロダクション/製造パターンを再利用しながら、ミックスドシグナルIPブロック（PVTセンサー、PLL、DDR/LPDDR、USB、MIPI PHYなど）への階層テストを使用して、高いカバレッジを達成します。STAR Hierarchical Systemは、IPの説明をネイティブ・フォーマットで直接、またはIEEE1687準拠のICL/PDLフォーマットから変換して読み出すことができます。7 nm以降のテクノロジ・ノードを利用したPHY IPでは、BERT、初期化、ループバックなどテスト・モードの数が増えており、製造および特性評価パターンの数が100を超えることもあります。このため、STAR Hierarchical Systemでモデル化したSynopsys DesignWare IP用の量産対応パターンを利用すると、DFTエンジニアの利便性が向上します。ポスト・シリコンでもJTAGポートを介してIPテスト・スケジューリングを動的に変更できるため、テスト時間の最適化が課題となっている製造エンジニアにとっての柔軟性が向上します。STAR Hierarchical Systemは、シノプシスのDesignWare IPだけでなく、内製またはサードパーティから調達したミックスドシグナルIPもサポートします。

STAR Hierarchical Systemの重要な機能の1つに、プロセスばらつきとデバイス劣化の検出（ソフト・モニタ）をサポートしたMeasurement Unitがあります。特に高周波信号でジッタの影響を受けやすいオフチップ計測とは異なり、Measurement Unitはチップに内蔵されるため、ほとんどすべてのシノプシスFoundation IPテスト・チップに対して最大3.2 GHzまで高い精度を維持できることが実証されています。IC設計者だけでなく、ファウンドリもMeasurement Unitを使用してチップ・パラメータをシリコン上で計測できます。Measurement Unitにはシノプシスが特許を取得したパルス遅延計測メソドロジが導入されており、フラクショナルまたは高速PLLを追加しなくても、低周波数のテスト・クロックだけで高速クロックのPLL特性評価およびBIST（Built-In Self-Test）を実行できます。Measurement Unitがサポートするモードを図2に示します。

計測値は、既存のオンチップSTAR Measurement System/STAR Hierarchical SystemインフラストラクチャおよびUSB-to-JTAGケーブルを使用して、デスクトップ/ノートPCにインストールしたSilicon Browserに取り込むことができます。Measurement Unitのサイズはわずか数百ゲートのため、SoCにいくつでも内蔵できます。

オンチップ・セーフティ・マネージャー

SEP（Safety Enhancement Package）付属のDesignWare ARCプロセッサは、ECCおよびパリティ・サポート、ユーザー・プログラマブルなウォッチドッグ・タイマ、ロックステップ・インターフェイス、ロックステップ監視システム、オプションのメモリー保護ユニットなどのハードウェア安全機能を統合しており、柔軟な設定が可能です。ARC HSプロセッサはオンチップ・セーフティ・マネージャーとして機能し、インシステム・テストを選択・実行します。ARC HSプロセッサとSTAR Memory System/STAR Hierarchical Systemを接続するインターフェイスは、SoCの多くのIPブロック間でBISTアクティビティを開始およびスケジューリングできるように調整とバリデーションが行われており、システム・ソフトウェアで完全に制御できます。

シノプシスの機能安全ソリューション

シノプシスが提供する事前検証済みの機能安全テスト・ソリューションにより、オートモーティブSoC設計者は高いテスト・カバレッジと低DPPBを実現し、必要な各種ASIL基準を達成することが可能となります。このソリューションには、以下の特長があります。

• IEEE1500ベースのオンチップ・インフラストラクチャを再利用することにより、設計から早期シリコン・ブリングアップ、プロダクション・テスト、フィールド展開までオートモーティブSoCのライフサイクル全体を管理。
  
  
• 組込みメモリー（SRAM、レジスタ・ファイル、CAM、マルチポート）、デジタル・ロジック・ブロック/コア、アナログ/ミックスドシグナルIPブロックなど、SoCに含まれるすべての主要なIPブロックへの可観測性とテスト/リペアを一元化することにより、高いデフェクト・カバレッジを達成。
  
  
• 定期的テストとミッション・モード・テストを柔軟に管理するオンチップ・セーフティ・マネージャー（ARC HSプロセッサ）を提供。セーフティ・マネージャーには以下の機能があります。
  • プロダクション・テスト中またはインシステムでSTAR Memory System/STAR Hierarchical Systemサーバの専用ピン・インターフェイスを利用してPOSTを実行し、ロジックBIST、メモリーBIST、およびプロセッサ診断を開始します。
  • テストが不要なリングはバイパスし、どのリングのメモリーをミッション・モードでテストするかを制御。また、ミッション・モードで実行するテスト・アルゴリズム（通常は複雑さを抑えたもの）は、時間の制約に応じて選択できます。
  • 事前に指定したメモリー・テスト間隔（100 ms、5000クロック・サイクルなど）の経過後、またはミッション・モード中に割り込みを受信した場合、自動的に制御をシステムに戻します。
  • メモリー・セグメントごとにテスト済みか未テストかを追跡するように設定し、連続テストを保留できます。
  • メモリーまたはコアがテスト可能になった場合、またはミッション・モード動作が不可能な場合、ホスト・システムにアラートを送信できます。

広く普及したAPBインターフェイスを完全にサポートしているため、プロトコル変換ユニットは不要で、付属する高レベルのサンプル・ファームウェアおよび診断ソフトウェア・テストを利用してシステム固有のテスト・シナリオをすぐに開発できます。

まとめ

オートモーティブIC市場は、今後の半導体業界の主要な成長要因の1つとなっています。ADASなどのアプリケーション向けSoCは、機能安全、信頼性、品質に関するさまざまなオートモーティブ規格に準拠しながら、OEMパートナーからの短納期化の要求にも応える必要があり、このことが設計者にとって大きな課題となってきます。

シノプシスのバリデーション済みSTAR Memory System、STAR Hierarchical System、STAR ECC Compiler、LogicBIST、およびARCプロセッサは、設計から早期シリコン・ブリングアップ、プロダクション、インシステム・テストまで、オートモーティブICのライフサイクル全体にわたって、SoCに含まれるすべてのアナログ、デジタル、およびミックスドシグナルIPブロックのテストを容易化する低リスクのソリューションを実現します。シノプシスの包括的な機能安全テスト・ソリューションなら、高カバレッジの各種テスト機能を短時間で効率よく統合でき、最も厳格なISO 26262基準を達成しながらオートモーティブSoCの開発期間を短縮できます。

詳細情報

• プレスリリース：ISO 26262準拠の車載SoC開発にかかる期間を短縮する完全な機能安全テスト・ソリューションを提供