DSO.ai
由人工智慧驅動的設計應用
瞭解更多 →
針對下世代晶片設計的測試資料串流解決方案
英文原文：Test Data Streaming For The Next Generation Of Designs
2022年9月8日於《Semiconductor Engineering》刊登
借助串流結構(Streaming fabric)技術，運用少量高速I/O即可以更快速度傳輸測試資料。
為了滿足瞬息萬變的應用需求，半導體晶片快速地發展，而實現晶片測試目標的測試技術亦如是。遙想二十年前，在應用有限的情況下，晶片設計也相對簡單，因此有關功率、效能及面積(PPA)、測試周轉時間(turn-around time)、重複運用與上市時程等方面的考量，在當時雖然也相當重要，卻不如今日競爭激烈的環境中這般舉足輕重。
採用掃描鏈(scan chain)的結構測試足以實現測試品質與成本目標，且對設計產生的影響也微乎其微。晶片應用領域的擴展，驅使晶片效能與功能的提升，也導致晶片設計尺寸更大且複雜程度更甚以往。隨著半導體市場成長且競爭越趨激烈，電源閘控、多核心(multi-core)設計、系統單晶片(SoC) 設計等新技術先後問世，以充分利用效能、優化功率，並滿足嚴苛的上市時程目標。同樣地，為了控制測試成本，測試壓縮編解碼器(test compression codecs)等相關技術也取得進展，大幅縮短測試時間，也減少了資料量。儘管如此，在 SoC上整合更大型、更多核心的趨勢仍在延續，進而導致測試邏輯增加以及測試結構複雜性提升。因此Physically aware DFT 成為一種標準做法，以減輕測試結構對PPA的影響，而運用靜態測試引腳多工選擇(pin-muxing)的階層式階段測試(phased testing)則成為測試策略的首選。
如今，半導體設計正在經歷另一個轉折點。人工智慧(AI)與自動駕駛等應用進一步推動效能需求，且必須採用3DIC、以小晶片(chiplet)為基礎的設計、具有數千個複製核心的大規模平行設計(parallel design)與大型圖塊(tiled-based)架構等設計方法，才能滿足這些要求。這些新世代設計需要再一次的測試技術創新，而新思科技也正式推出開創性串流結構(streaming fabric)技術與循序邏輯壓縮(sequential compression)技術，因應下列四大關鍵測試要求：
- 較短的DFT 測試周轉時間
- 最小化測試成本
- 高可擴展性的測試解決方案
- 貫串晶片生命週期的高頻寬測試與測試高度重複運用
測試解決方案當前挑戰
儘管現有的測試壓縮技術、靜態測試引腳多工選擇以及目前的串流方法，已為許多設計提供令人滿意的測試結果，但這些技術在未來設計的關鍵測試需求上將面臨重大挑戰。為了縮短測試周轉時間，測試解決方案應提供簡化的 DFT 規劃與實作。在設計開發過程中，靜態測試引腳多工選擇技術通常會使晶片設計人員在不完全瞭解測試向量數量、功耗與測試時間的情況下，透過耗時的重複程序來估算編解碼器輸入/輸出引腳、將頂層引腳分配至核心並定義核心測試群組。即使投入大量心力，這種方法通常會造成固化且低效率的 DFT，使管理測試功耗深具挑戰性。由於此方法無法在整個測試中最大化利用測試引腳，測試時間也無法達成最佳水準；而在重複運用核心時，固定的編解碼器分配也需要重新設計，測試周轉時間也隨之趨緩。目前的串流解決方案解決了其中一些問題，但仍需要瑣碎程序來判定有效的編解碼器設定以減少測試量，以維持串流效率，因而會增加開發時間和/或次優(sub-optimal)測試資料。此時需要先進的壓縮技術來迅速實作，提供快速測試向量生成，最小化測試資料量和測試週期，並同時維持測試品質。
就可擴展性而言，隨著先進設計擴展與整合技術的採用，測試解決方案的物理設計應該要更容易擴展，且不會對測試成本或開發排程造成影響。靜態測試引腳多工選擇技術在晶片層級進行收斂時會導致測試壓縮編解碼器的資料傳輸路徑過長，而對繞線與壅塞產生負面影響。此影響會在以圖塊為基礎(tiled-based)的設計中進一步惡化，因為採用該架構的設計通常需要在每個核心中客製化邏輯並進行額外繞線。當設計從數百顆核心擴展至數千顆核心時，將使晶片設計人員面臨極大挑戰。
最後，隨著測試擴展至晶片生命週期管理(SLM)以實現裝置可靠度目標，針對高速功能 I/O (HSIO)的高頻寬測試(尤其是 PCle 和 USB)已成為一種新興的解決方案，以對應減少掃描測試所需的通用I/O (General-purpose I/O, GPIO)而導致頻寬下降的趨勢，並簡化從製造到系統層級測試 (SLT) 再到現場使用測試的串流測試需求。要實現此一目標，就必須在所有測試階段針對相同的 HSIO 進行高速測試並重複運用測試向量。這個測試解決方案的設計必須運用此功能，增強整個晶片生命週期的測試。儘管測試引腳多工選擇架構可以透過 HSIO 驅動，但其操作速度受限於繁複的資料路徑和時序限制，因此無法充分利用可用的高速測試頻寬來減少測試時間。現有的串流解決方案若非對使用功能 HSIO 進行測試的支援有限，就是只能運用非功能性 HSIO部署此方法在製程階段進行測試。
測試時間突破與測試資料縮減解決方案
新思科技TestMAX DFT 的串流結構功能與循序邏輯壓縮解決方案是一種可編程、可擴展且高速的測試結構，其具有先進壓縮引擎，可解決靜態測試引腳多工選擇結構、目前測試編解碼器及串流技術的測試時間與 DFT 等相關挑戰。此外，該解決方案也能完全支援針對 HSIO 的高頻寬測試，有助於大幅降低晶片生命週期測試的成本與工作量。
圖 1：新思科技解決方案具有循序邏輯壓縮功能的串流結構。
循序邏輯壓縮運用種子(seed-based)的輸入，一位元輸出的多輸入移位暫存器(multiple-input-shift-register, MISR)與晶載對比(on-chip comparison)，提供淺顯易懂的編解碼器設計、快速測試向量生成與高測試量壓縮，進而同時縮短測試與開發時間。如左圖 1 所示，串流結構具備統一的雙向測試匯流排。此匯流排貫串每個核心與介面，並透過基於 IEEE 1687 設定的可編程邏輯(又稱之為通訊端點(socket))，與循序邏輯壓縮編解碼器連接。該通訊端針對所有核心的核心至測試匯流排(core-to-test-bus)介面進行標準化，讓設計人員能夠快速構建 DFT，從而避免開發過程中的重複多工(iteration)和難以做出的設計決策。在 DFT 和設計完成後，通訊端可以根據編解碼器、核心群組和其測試時間與功耗要求進行程式編寫，讓核心層級的 DFT實作獨立
於晶片層級的資源之外。如此一來，在包含串流結構的新設計中，只需要插入核心並對核心的通訊端進行編碼，即可輕鬆地重複運用該核心，而無須變更任何最高層級或核心層級。此種串流結構邏輯的可配置性(configurability)大幅簡化了 DFT 實作，並縮短了測試周轉時間。
串流結構藉由高效率傳遞高度壓縮的測試資料至核心，進一步縮短測試時間。此技術會根據其測試資料自動判定每個核心的測試資料頻寬要求，並設定通訊端將測試匯流排盡可能最佳化地分配至編解碼器，以便最大限度利用測試引腳，進而縮短SoC 整體測試時間，如圖 2 所示。
減少測試時間的另一個層級來自於串流結構的頻率擴展。通用I/O (GPIO)的運行速度通常會高於晶片掃描網路，而串流結構架構也允許測試資料以遠高於核心中編解碼器和掃描網路的速度傳輸。借助通訊端的頻寬匹配(bandwidth matching)功能，由一些最高層級引腳驅動更快、更窄的串流結構，可以併行驅動多個較慢、較寬的編解碼器，進一步縮短測試時間。然而，對許多設計而言，串流解決方案的測試匯流排或許能夠以更快的速度運行，但卻受限於
圖 2：靜態引腳多工與串流結構之間的測試頻寬分佈比較。
GPIO 的速度，致使測試匯流排頻寬無法被充分利用。目前的串流技術主張利用多個 GPIO，透過客製化邏輯將許多較慢的 GPIO轉譯到速度更快的窄測試匯流排，以有效利用剩餘頻寬。然而，由於此技術需要存取大量晶片外(off-chip)資料，因而造成晶片上的 GPIO不斷減少而HSIO 不斷增加，因此並不適用於先進設計。
圖 3：使用功能高速 IO (HSIO) 進行高頻寬測試。少量 HSIO 驅動寬串流結構測試匯流排。
新思科技的串流結構技術無縫接軌地整合新思科技高頻寬 HSIO-to-Scan/TAP 測試解決方案(如左圖 3 所示)，僅需運用少量HSIO，就能以更高的速度將測試資料傳遞至更寬的串流結構測試匯流排；相較於減少 GPIO的方式，可急遽縮短測試時間。HSIO 測試的另一項優勢是重複運用製造測試向量，無須為SLT和現場使用測試的開發維護獨立的測試向量，即可為整個晶片生命週期提供完整的測試解決方案，並加速上市時程。
串流結構技術的固定統一結構，讓所有設計都能夠達成易於進行物理設計與可擴展性實作，包括
3DIC、以小晶片為基礎的設計、具有數千個複製核心的大規模平行設計與大型基於圖塊的設計架構。核心邊界與管線化(pipelined)的測試匯流排標準介面讓結構能夠從一個核心穿越至下一個核心，最終到達最高層級的引腳，輕鬆地進行鄰接(abutted)與非鄰接(non-abutted)設計的物理整合與時序收斂。串流結構具有一種獨特功能，可以同時在多個階層的次分支(sub-branches)上傳輸源自於主測試匯流排的測試資料，而且這些次分支可以透過不同的速度運行。此外，設計人員可以根據每個核心在佈局中的位置實作不同寬度的次分支，進而在物理設計與縮短測試時間之間取得平衡。雖然串流結構可以將相同測試資料，散布到晶片上任意數量的相同核心，藉以大幅縮短測試時間，但多分支(multi-branching)結構也為設計人員提供彈性，能夠以較小分割區塊將資料傳送至單一分支上相同核心，或將資料傳送到同時服務於多個設計分割區的多個分支上，以優化設計的 PPA。由於 3DIC 與基於小晶片的設計屬於多晶片設計的延伸，在「實現大型 SoC 與 AI 架構可測試性設計(DFT)的實用方法」一文中，詳細說明了串流結構如何完美擴展，提供適用於前述設計的理想測試資料傳遞機制。
現代各式的應用正在推動設計擴展和整合方法的典範轉移，需要先進測試技術來滿足這些設計的四大關鍵要求：較短的DFT 測試周轉時間、最小化的測試成本、高可擴展性的測試解決方案，以及整個晶片生命週期的高頻寬測試與測試高度重複運用。新思科技的串流結構具備循序邏輯壓縮以及高頻寬 HSIO-to-Scan/TAP 測試技術，不僅得以降低次世代裝置的測試成本和測試周轉時間，也提供靈活、可擴展的結構架構，透過 DFT 和完整晶片生命週期的全方位解決方案，來優化設計的 PPA。欲瞭解更多有關業界領先的半導體設計公司如何部署這些技術以實現其品質和可靠性目標的資訊，請參閱此網頁。