SpyGlass Lint

ロジック設計者向けの早期デザイン解析

RTLデザイン中の非効率性は、通常、設計実装の後続の段階で重大な設計バグとして表面化します。これらのバグが検出された場合はイタレーションが実行され、検出されない場合は、シリコン・リスピンの原因になります。SpyGlass®製品ファミリーは、RTLデザイン段階で最も詳細な解析を行え、早期デザイン解析の業界標準となっています。SpyGlassは、RTL記述に関連した構造的および電気的問題に対応した包括的な機能セットを持ち、解析、デバッグおよび修正を含む統合ソリューションを提供します。

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序論

チップの複雑性とサイズの増大に伴い、予測可能な設計収束は難しくなってきています。コーディング・スタイル、構造的および電気的な設計問題が多数の設計バグとして潜在し、設計のイタレーションや、最悪の場合はシリコン・リスピンの原因になります。その他のツールで設計バグを検出することは可能ですが、それはすでに多大の時間や工数が投資されたインプリメンテーション後期の段階であることが多くなります。また設計チームの地理的分散が進むに従って、デザイン・インテントの整合性は、チップ統合チームにとって重要な課題になります。設計の再利用やIP統合の重要性が増しているため、設計要素が統合され、正確性と整合性のガイドラインに適合することが必要とされます。

機能と利点

高度な静的/動的解析によりデザインの重要な問題をRTL段階で発見
包括的な電気的ルール・チェックによりネットリストの整合性を保証
STARC、OpenMOREなどの設計再利用の規格チェックを内蔵しているため、設計全体を通して一貫したスタイルを強制できる
企業の専門知識をキャプチャし、自動化するためのフレームワークをカスタマイズ
違反レポート、回路図、RTLソース間のクロスプローブを容易にする統合デバッグ環境
設計の専門知識および業界標準のベスト・プラクティスに関する包括的なナレッジ・ベース
Verilog、VHDL、V2K、SystemVerilog、および言語混在設計をサポート
Tclシェルによる効率的なルールの実行とデザイン・クエリー
SoC抽象フローによる性能の高速化とノイズの低減