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DesignWare ARC 600 系列处理器芯核
Synopsys 的 DesignWare® ARC® 600 系列处理器芯核为 32 位 RISC 处理器芯核，其针对嵌入式应用和 DSP 任务高性能和低功耗的要求进行了优化。DesignWare ARC 600 系列处理器芯核拥有灵活的存储器选项，例如针对指令和数据的单周期紧密耦合内存 (CCM)，以及可配置指令缓存 (I-cache) 和数据缓存 (D-cache)，可有效满足各种处理需求。
ARC 600 系列包括 ARC 601、ARC 605、ARC 610D 和 ARC 625D 处理器。这些处理器均可高度配置，每个实例均可以进行定制，从而在性能、能耗和面积之间达到理想的平衡，让 SoC 设计人员能够针对具体目标应用对处理器进行优化。此外，ARC 600 处理器还具有可扩展性，可让设计人员添加自己的定制指令，从而大大提高性能。
可选的 DSP 和浮点单元 (FPU) 功能，使得设计人员可利用单一的主机应用处理器满足各类处理需求。使用单一的处理器可简化设计、减少硅面积，实现更快的芯片调试。
DesignWare ARC 处理器芯核还得到包括业内领先的供应商（其中包括 ARC Access Program 的成员）所提供的各类第三方工具、操作系统和中间件的支持。
性能、功耗和面积 (PPA) 效率
ARC 优势：利用更小的面积和功耗达到更高性能
ARC 处理器内核经过优化，可实现嵌入式 SoC 行业理想的性能/功耗/面积 (PPA) 效率。针对功耗敏感的嵌入式应用程序全新设计，ARC 处理器采用 Harvard 架构，通过同时进行的指令和数据存储器访问实现更高性能，并通过高速标量流水线实现更大功率效率。32 位 RISC 引擎提供 16 位/32 位混合指令集，提高嵌入式系统中的代码密度。
ARC 的高度可配置性和指令集架构 (ISA) 可扩展性使其具备了行业理想的 PPA 效率。设计师能够添加或去除硬件功能，以便针对目标应用优化内核的 PPA - 杜绝浪费。ARC 用户还能够对内核添加自定义指令和硬件加速器以及紧密连接的存储器和外设，同时在处理器和系统级别上大幅提高性能和功率效率。
完整而可靠的商业和开源工具链专门针对 ARC 处理器进行优化，为 SoC 设计师提供了所需的开发环境，用来高效地开发满足所有 PPA 目标的基于 ARC 的系统。
可配置性
ARC 优势：仅实现您需要的硬件，以便优化 PPA
ARC 处理器具有高度可配置性，使设计师能够仅实现自己需要的硬件，从而优化 SoC 上每个处理器实例的性能、功耗和面积。ARChitect 向导具有内核拖放配置功能，包括以下方面的选项
- 指令、程序计数器和循环计数器宽度
- 寄存器文件大小
- 计时器、重置和中断
- 字节排序
- 存储器类型、大小、分区、基地址
- 电源管理、门控时钟
- 端口和总线协议
- 乘法器、除法器和其他硬件功能
- 可获许可的组件，如存储器保护装置 (MPU)、浮点运元 (FPU) 和实时跟踪 (RTT)
- 添加/删除指令
可扩展性
ARC 优势：添加用户定义的指令，以便加快代码执行并降低功耗
ARC 处理器扩展套件 (APEX) 技术使 ARC 用户可以轻松地对处理器添加自定义硬件，从而针对目标应用大幅提高性能和/或降低功耗。ARC 处理器支持以下扩展：
- 用户定义的指令
- 用户提供的硬件（例如 Verilog RTL）
- 内核寄存器
- 辅助寄存器
- 条件和状态代码
- 存储器映射块和紧密连接的外设
ARC 处理器扩展套件可使用户大幅改善性能、功耗和面积。例如，用户定义的指令可加快软件执行速度，使同样的代码运行的周期数大大减少（或者能利用同样的能量执行更多操作），这样可降低时钟频率要求，从而减少能耗。这还减小了代码尺寸，降低内存要求，从而节约更多成本和耗能。
APEX 接口还可以让 ARC 用户将存储器和外设紧密连接到处理器，因此无需额外的总线基础架构。由此所得的"无总线"设计可进一步减少面积和延迟，在降低成本的同时，提高系统级别性能。
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