数字芯片设计EDA工具的2.0时代 （上）

随着芯片集成度的提高和性能的多元化，设计要求变得越来越复杂，开发者拿到设计要求之后的工作便是将一个较为复杂的设计划分成若干个模块，比如一个负责存储的模块，一个负责分析数据的模块……随后，开发者开始设计每个模块，通过硬件描述语言表达清楚每个模块的设计逻辑，接下来的工作就交给了EDA工具。EDA 所扮演的角色主要在于提供开发者工具，而其不容忽视的功能是自动化减少晶片设计的时间及制造的周期。

值得一提的是，1986年新思科技（Synopsys）创始人Aart de Geus博士发明了逻辑综合工具，使原本用单个门来手动设计芯片电路的工程师可以用电脑语言来“写”电路，提高了芯片设计的抽象层次，极大提升了集成电路设计的效率，从而让工程师将更多精力集中在创造性设计上，让人类有机会在今天设计出包含超百亿个晶体管的复杂芯片。

简单说，逻辑综合 = 翻译 + 映射+ 优化；就是首先把描述RTL级的HDL语言翻译成GTECH，然后再映射和优化成工艺相关的门级网表。逻辑综合工具主要就是新思科技的Design Compiler，自1987年以来在全球范围内使用，几乎所有的芯片供应商、IP供应商和库供应商都在使用，是目前90%以上ASIC设计人员广泛使用的工具。该工具大幅提高了ASIC设计效率的自动化，在这一创新的逻辑综合工具推出并得到应用之前，所有IC设计都停留在门级或晶体管级别。

2004年后，芯片工艺尺寸不断向65nm甚至40nm迈进，一块芯片上可以集成几百万、几千万乃至上亿个晶体管，这对EDA工具提出了更高的要求，也促进了EDA技术的大发展。Design Compiler 升级迭代成Design Compiler Graphical，加入物理综合，即在综合前加入版图的布局规划信息(floorplan)，然后调用库信息和约束条件，生成带有布局信息的门级设计结果，进一步提高了综合与布局布线结果的相关一致性，这不仅可以更精准地估算连线延时，还可以预测布线拥堵情况并进行相应优化。

21世纪，人工智能、5G、自动驾驶等新兴领域技术的不断发展对芯片设计带来全新的挑战，所有EDA方法都要在非常庞大的数据集上执行复杂的算法，需要花费大量计算时间。随着技术的快速扩张，加强并行运算来加速EDA算法执行的吸引力也越来越大。新思科技也随之推出支持5nm以下工艺的Design Compiler NXT，建立于行业标准Design Compiler®Graphical之上，可提供基于云计算的分布式综合技术，相比以往版本显著加快了运行速度。并且通过平台化的通用库以及与布局布线工具校准的RC寄生参数提取，实现在5nm以及更先进工艺节点下极为紧密的相关一致性。该工具的意义还在于其验证了下一代晶体管技术GAA架构的可用性，解决了先进工艺技术包括更高晶体管密度和利用率、设计规格和更高可变性引起的复杂性问题。

数字后端布局布线的演进

综合获得了门级设计，即有了各种元件以及元件间的逻辑连接关系之后，怎么建立元件之间的物理连接，就像在PCB上，把元件放在哪儿，元件之间的连接走线又是怎样安排的，这就需要布局布线。

布局完成=自动布局+自动布线。布局布线应该细分为单元的 Placement（布局）和信号线的 Route（布线）两个环节，在实际设计中 Placement（布局）的质量会影响到Route（布线）结果，因而有时需要花费额外时间做更多调整。和PCB上的Placement类似，芯片设计的Placement也是基于一系列的需求和规则来完成的，只是复杂度高出了许多而且需要摆放的单元数多了好几个数量级，尤其是在大型的项目中，一定要等单元的布局及优化满足要求并完成时钟树综合及优化后，再开始信号线的连接，也就是布线的过程，在这里我们只看IC Compiler这个工具是如何实现布局和布线整个流程的。

在芯片工艺尺寸还是0.18ìm时，Astro是新思科技第一代布局布线系统。由于布局、时钟树和布线独立运行，有其局限性，所以新思科技继此之后推出了IC Compiler，扩展物理综合(XPS)技术突破了这一局限，将物理综合扩展到了整个布局和布线过程。

在不断发展的芯片技术的推动下，设计上的难题成倍涌现。面对集中于消费类产品的全球市场的动态变化情况，芯片设计对开发者工作效率提升的要求也达到了前所未有的高度。当时物理设计的复杂度已经远远超出了前几代芯片技术的难度。几年前才开始占据主导地位的互连方面的难题，变得愈发复杂。设计规模较之前大幅度增加，使得总布线长度也在急剧上升。在各个布线层之间的电阻变化程度比先前大了2到3倍。以宏单元的形式出现的布线阻挡区域的数量增长了10倍。过孔阻抗可以达到线路阻抗的2至3倍。复杂的时钟广泛存在，并且使得整体互连管理更加不稳定。先进的芯片工艺和设计上的变化也要求在精确时序sign-off与实现过程之间达成紧密的结合。芯片成品率的问题也不再当成设计后续事项来考虑，必须在设计流程中结合进来。

这些挑战都迫切需要新的物理设计解决方案。作为下一代物理设计系统，IC Compiler的推出，解决了不断出现的设计难题，并通过实现并发式的物理设计，真正超越了上一代布局布线设计工具。该工具针对RTL一直到硅片工艺，提供时序、区域、耗电量、测试性与良率共同一致的优化；与sign-off相互关联性整合，避免潜在风险，减少Design ECO的次数。此外，随着设计限制条件数量大幅成长，复杂度也越来越高，开发者需花费大量时间来确认限制条件，将SDC验证功能变成标准的作业流程，前端开发者将gate-level的netlist交给后端进行布局及绕线前，做最后确认动作

2014年后，适用于新兴的、更成熟的芯片工艺技术节点IC Compiler的继任产品IC Compiler II问世，其核心是一种全新的多线程基础架构，能够处理例化单元数量大于5亿的设计。该工具基于行业标准的输入和输出格式，以及熟悉的界面和工艺技术文件，同时引进了创新设计存储功能，并从开发之初就关注全芯片级设计，部署新颖的设计规划功能，并使其性能提升了10倍，内存占用减少了5倍。这使开发者能够快速地评估多种可选芯片布局方案，以确定设计实现的理想起点。与这些芯片级功能互补的是单元模块级的功能，它得到了一个新的global-analytical优化引擎、一个全新的时钟发生器以及独特的布线后优化算法功能所支持， 它们结合在一起共同提高了时序、功耗和面积的结果质量。

IC Compiler II还包含了IC Compiler中所采用的先进技术，例如共轭梯度布局器和ZRoute布线器。与原有的解决方案相比，它使运行时间平均提高5倍，所需内存平均降低2倍。通过将运行时间加速、高超的芯片布局、可实现的QoR以及高效的轻量级环境相结合，能够减少设计迭代次数，进一步提高设计产能。

为了支持14/16nm及以下工艺的设计特点，新思科技继续推出了PrimeTime ADV，支持识别物理信息的ECO，避免ECO对当前版图的影响，加速时序收敛；提供功耗ECO修复，利用正向时序，寻找漏电流功耗降低机会；提供参数化片上变异（POCV）分析方法，尽可能的消除悲观的时序估计，加速时序和ECO收敛。

更多精彩内容，敬请期待《数字芯片设计EDA工具的2.0时代》(下）！