开启定制设计的新时代：定制设计中对下一代SoC的最新寄生提取要求

快速成长的5G、生物技术、人工智能和智能汽车等市场, 正在引领半导体技术发展以及高度整合的SoC的新思潮。诸如电源管理、传感器、高频元件和精密模拟电路功能都需要集成在同一块芯片上，这对定制设计工具带来了新挑战。特别是模拟设计工程师需要克服寄生参数提取方面的新挑战，以快速实现设计收敛。

图1：高度集成的SoC需要定制设计流程

基底抽取

由于各种应用要求芯片具有更高的精度、速度或灵敏度，这对寄生提取的精度提出了更高的要求。传统上，pattern matching的方法是以通过先进的金属层互连改进建模，从而提高准确性，而使用3D电磁场求解器可以提供更高的精度。这甚至已成为全芯片设计的一种选项。

更高精度

由于各种应用要求芯片具有更高的精度、速度或灵敏度，这对寄生提取的精度提出了更高的要求。传统上，pattern matching的方法是以通过先进的金属层互连改进建模，从而提高准确性，而使用3D电磁场求解器可以提供更高的精度。这甚至已成为全芯片设计的一种选项。

容量

随着芯片尺寸越来越大，寄生抽取引擎必须处理大型布局资料库，以及越来越多的元件。提取工具需要能够处理几GB的数据，并使用多核，从而能在合理的运行时间內得到提取结果。

后仿分析

我们可以采用同时抽取多个工艺场景的方式来提取寄生参数，以缩短后仿所需要的工作周期时间（TAT）。这需要工具能提供以下功能：能基于命令行脚本或图像化界面（GUI）执行完整的后仿分析工作流程，以及一些调试功能包括what-if假设分析、RC缩放、寄生参数比对、开路/短路调试和增量提取。

网表缩减

随着SoC复杂程度和集成度的提高，晶体管数量也随之增加。另外，由于需要提取额外的寄生元件以提高精度，完整网表的模拟已变得不可行。因此，网表缩减程序（无论是独立程序还是作为提取工具或模拟器的一部分）已成为定制设计分析的关键部分。网表缩减程序可在不影响精度的状况下压缩提取网表体积，而不影响精度。它们还可以灵活地调整电路的不同部分的压缩比例。

图2：定制设计的寄生提取需求

总结

由于半导体的终端应用要求SoC具有更高的性能和更紧密的集成，这对定制设计和协同设计的标准也提高了。同时，这些趋势对寄生参数提取也有了新的要求。高速设计需要电感提取，而高灵敏度设计需要基底提取和高精度。随着提需取的组件数量增加，提取引擎的容量和运行时性能必须增强，而且不断增加的网表尺寸日益凸显了网表缩减程序的作用，目的是缩短后期布局模拟的时间，并减少模拟的数量。这些要求和挑战日益明显已经无法仅仅通过数字设计应对。因此，EDA行业的我们将致力于开启定制设计的新时代。