针对112G SerDes PHY IP准确建模和集成的注意事项

在采用基于 ADC 的收发器之前，DFE 限幅器输入端的眼图质量是判断链路性能的理想指标。 因此，标准 IBIS-AMI 仿真器需要用一个仿真连续时间模型来呈现 DSP 输出的波形，借以处理和评估接收器性能。

接收器 IBIS-AMI 模型会返回一个均衡的模拟信号（如在采样器/符号检测器的输入端所示），以此评估其仿真链路的整体性能。 IBIS-AMI 模型的边界经过扩展后，可容纳 ADC 模块 并在接收器 DSP 模块中实现的均衡方案。此方案将包含到最终符号检测器的完整信号均衡链，在该链路中，整个链路的性能指标至关紧要的。

通过在模型中整合连续时间仿真的 FFE 和 DFE（其中线性 FFE 通过连续的延迟块实现，而 DSP 系数通过 DAC 馈送到仿真的 FFE 和 DFE），现有 IBIS-AMI 模型可以仿真 DSP 均衡，并生成使用固有 IBIS-AMI 程序的眼图。 图 2 举例展示了后续仿真的 DSP 眼图。

封装设计注意事项

PHY Macro用作为SoC 传输进出数据的端口，需要集成大量的Macro来满足带宽需要。 这样，所有封装信号只能在外缘接出，因而将 PHY Macro放置在外缘较为可取，并可以尽可能提高每毫米的Die边缘的数据交换率。 高性能计算 SoC 中，如果将所有PHY Macro放置在die的一个边缘上，PHY Macro的数量就会接近极限。 为了实现更密集的集成，设计者就必须在die的所有边缘都放置多个Macro。 图 3 就显示了五个 SoC并带有两区块深度堆叠的 SerDes PHY。

高级工艺节点需要对放置在 SoC 中的所有单元（晶体管）进行单向放置。 在 PHY IP 设计期间，需要仔细考虑如何同时进行北/南以及东/西 PHY 的放置，从而使 112G 高速 SerDes PHY 可以放置在 SoC 的各个边缘。

与传统的 NRZ 相比，PAM-4 信令对噪声、抖动、串扰和非线性等信道损伤更具有敏感性。 112G PHY中干扰容忍度及其抖动容忍度 (ITOL/JTOL)的极致 要求给信号路由能力上带来了许多挑战。 为了把将封装层的数量尽可能降低以减少封装成本的同时，封装设计人员不但要找到超过百个高速差分信号排布的方法，还得解决连接之后出现的电源布线、电源bump连接以及电感环路等有关问题。 PHY IP Bump map在解决此问题中能起到至关重要的作用。