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AI驱动的设计应用
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用于 400G/800G 以太网的集成 MAC、PCS 和 PHY IP
Synopsys 产品营销部经理 Swathi Jayaramaiah 和技术营销部高级经理 Madhumita Santhal
简介
处理更复杂数据需要的带宽正在迅猛提升，并驱动着 800G 和 1.6T 的数据速率。导致这种情况出现的因素有很多，例如用户数量和每个用户设备数量的增加、访问速率的提升、访问方式的增多，还包含更加多样化的服务需求。预计 800G 和 1.6T 在 9 年内将分别实现 2 倍和 4 倍的增长，然而，不同内容流的应用增长将达到 7 倍到 55 倍不等，详见 IEEE 802.3 以太网带宽评估报告中的表 1。
表 1：带宽增长值
如表 1 所示，带宽需求增加最明显的应用是数据中心的数据交换，在 8 年内达到了 16.3 倍。数据中心机架单元 (RU) 的连接主要为铜线，其他位置则使用光学器件。在 RU 中，交换机的速度将从 12.8T 增加到 25.6T、51.2T 和 102.4T。在可插拔和共封装的光学器件中也观察到相同的速度变化，速度从 400G 到 800G 增长到 1.6T 以及超以太。以前，12.8T 交换机需要实例化 32 个 x8 50G SerDes。对于下一代交换机，112G 和即将出现的 224G SerDes 将变得必不可少。更加高速的 SerDes 拥有更小的面积、更低的成本、更低的功耗、以及更短的上市时间等优势。
IEEE 802.3 工作组定义了 400G 标准，以太网技术联盟定义并发布了更高速度的 800G 标准。400G 的 IEEE 802.3 标准使用多通道分布 (MLD) 技术把数据从单个媒体访问控制 (MAC) 通道分发到 16 个物理编码子层 (PCS) 通道。以太网技术联盟的 800G 标准使用扩展至 800 Gb/s 的 MAC，以及两个 400G Gb/s PCS（经过修改）来驱动 8x100G 通道。两个 PCS 共有 32 条通道（2 个 x16 的 400G 标准的 PCS），均采用 400G 标准支持的 RS (544,514) 前向纠错 (FEC) 技术。
有些应用（如汽车或打印机）需要较低的以太网数据速率（从 10M 到 25G 不等），但对于汽车应用来说，数据必须具有更高的质量和可靠性。在以太网速度谱的另一端，AI、超大规模数据中心和电信应用已经开始使用 400G 以太网系统，并且正在寻求高达 800G 的数据速率。在不考虑整合高速以太网的需求的情况下，很多此类应用的 SoC 设计已经够复杂了。况且，许多 SoC 设计师还不具备整合一个集成以太网 IP 子系统的核心能力。
本文对以太网 MAC 和 PHY Layer 进行了说明，并使用案例研究来描述 400G/800G 链路的不同以太网设计配置。
用于 400G/800G 数据速率的以太网层和配置
如图 1 所示，一个完整的以太网 IP 子系统包含 PHY 和 MAC。一个兼容 IEEE 802.3 的以太网 IP 子系统范围广泛，从简单的包含 100G MAC/PCS 和 50G SerDes 的系统，到更复杂的、具有多个 MAC/PCS（具有不同配置）和 56G/112G SerDes 的 800G 以太网子系统。
PHY 由 PCS + SerDes 组成，其中 Serdes 包括 PMA 和 PMD。
图 1：集成的以太网 IP，包括 MAC 和 PHY
从图 2 所示的架构视图来看，在七层开放系统互连 (OSI) 模型中，以太网位于最底部两层 - 物理层和数据链路层。
图 2：开放式系统互连 (OSI) 模型中的以太网层
物理层（包括 PCS、PMA 和 PMD）在物理介质上发送和接收非结构化的原始比特流。串行化、自动协商、链路训练等功能在物理层中实现。PMD 可处理从短距离电缆到背板和光纤间长距离互连的介质。它是一个介质相关的串行接口，执行位时序和信号编码。位于 PMD 顶部的下一个子层是 PMA，每个通道的速率和通道数量都可以配置。此外，PMA 执行本地和远程环回测试，以及数据成帧和测试模式生成。
高速 SerDes（由 PMA 和 PMD 组成）一般为 56G 或 112G，可以采用 1/2/4 通道配置作为 x1/x2/x4 SerDes。低速 SerDes 则可用于 10G、25G 和 32G PHY。
PCS 将信息传输到 MAC 或其他 PCS 客户端（如中继器）或从 MAC 或其他 PCS 客户端传回信息。PCS 执行数据帧描述、编码/解码（如 8b/10b 或 64b/66b）、故障信息传输、所接收数据的去偏移以及数据恢复。
高速 PCS 通常提供 200G/400G/800G 数据速率，而低速 PCS 的速率范围为 1G 到 100G。高速 PCS 通常具有可配置的通道数目，并且各通道可以在不同的速率下独立运行。例如，400G PCS 可以有以下任意一种配置：
- 400G，8x50G SerDes
- 2x200G，4x50G SerDes
- 2x200G，8x25G SerDes
数据链路层（包括 MAC 层和逻辑链路控制 (LLC) 层）提供节点到节点间数据传输的直接互连。除了流量控制外，MAC 还处理来自物理层的数据纠错。
MAC 也提供 200G/400G/800G 数据速率以及 10M 至 100G 的较低速度。MAC 配置选项也映射上面提到的 PCS 配置选项。
案例研究
从上述选项的数量可以看出，以太网的的使用场景是非常复杂和多样化的。例如，对于以 100 Gbps 线速率运行的 51.2T 以太网交换机，我们发现以太网至少可以采用三种不同的配置，如图 3 所示。
配置 1 - 单片拓扑：这是 512 条 100G SerDes 通道，放置在单个晶粒的所有边缘上，采用 128 个实例的 x4 112G 长距离 (LR) SerDes 和一个四路或八路 PCS & MAC。要考虑的因素包括可用的晶粒边缘和可能的布局规划，以确保最佳布线、MAC/PCS 布局和全局时序收敛可行性。
配置 2 - 双片式拓扑：这是一个双片式实现，通过 112G 超短距离 (XSR) SerDes 连接。每个实现包括 64 个实例，采用 x4 112G LR SerDes 和四路或八路 PCS & MAC。多片式实现的优点是增加了可用的晶粒边缘，并且每个晶粒的良率比单片式的更好。
配置 3 - 伴随晶粒拓扑：这是由主晶粒的 112G XSR SerDes 连接到八个伴随晶粒的实例。每个伴随晶粒由 16 个 x4 112G LR SerDes 实例和四路或八路 PCS & MAC 组成。优点在于主晶粒可以使用更先进的工艺节点，而伴随晶粒可使用较老但更成熟的工艺节点。
设计考虑事项
对于配置 3，无论小芯片 (chiplet) 为 1.6T（32 个实例的 4 个 x4 112LR）、3.2T（16 个实例的 4 个 x4 112LR ）还是 6.4T（8 个实例的 4 个 x4 112LR），都需要尝试各种不同的模块划分策略。此外，还需要考虑参考时钟布线。
务必考虑封装逃逸研究，以满足串扰规范、构建电源供电网络和执行电源完整性仿真，所有这些都为了确保各晶粒的性能一致。图 3 显示了上述三种配置。
图 3：不同以太网配置的案例研究
除上述因素外，硬化是另一个必需考虑因素。硬化涉及到对模块划分进行假设性分析来优化晶粒边缘利用，还包括使用从 RTL 到 GDS 完整设计流程的前端和后端集成工作。完整的设计流程需要了解 SerDes、PCS 和 MAC 的相关设计知识，以及与 EDA 工具密切协作，以达到签核标准。
总结
为了提高效率，简化设计工作并缩短上市时间，设计师需要使用经过集成并验证的 400G/800G MAC、PCS 和 56G/112G SerDes。如果由具备 MAC、PCS 和 SerDes 功能、配置和实施所需知识和专业知识的设计师执行集成，则接口延迟和电源优化会变得更加简单。
高性能计算逐渐进入到 AI、自动化、器件封装等应用领域，并出现了许多新的使用和处理复杂数据的方式。这些变化使得用例也持续发生变化。除了传统的以太网外，为了解决良率和成本的问题，出现了一些功能分解的 800G 以太网用例，异构晶粒也变得越来越流行。OIF 也将推出 3.2T 和 6.4T 标准。800G 的设计挑战将在很多方面影响设计师，包括不断演变的小芯片 (chiplet) 市场，其中 400G/800G 解决方案是关键部分。
Synopsys 提供由 MAC、PCS 和 PMA/PMD IP 组成的集成 200G/400G/800G 以太网解决方案。MAC 符合 IEEE 标准，可配置以适应高性能计算 (HPC)、AI 和网络 SoC 的需求。DesignWare® 56G 和 112G PHY IP 经过硅验证，适用于多种先进 FinFET 工艺，并在性能最大化的情况下提供卓越的 BER。