Multi-Die系统设计里程碑：UCIe PHY IP在台积公司N3E工艺上成功流片

新思科技一直与台积公司保持合作，利用台积公司先进的FinFET工艺提供高质量的IP。近日，新思科技宣布在台积公司的N3E工艺上成功完成了Universal Chiplet Interconnect Express™ （UCIe™） PHY IP流片。UCIe IP是Multi-Die系统的一个关键组成部分，它使开发者能够在封装中实现安全和鲁棒的Die-to-Die连接，并提供高带宽、低功耗和低延迟。

台积公司设计基础架构管理事业部负责人Dan Kochpatcharin表示：“台积公司一直与新思科技保持密切合作，共同推动半导体技术发展，为面向各种应用开发复杂的新型电子产品铺平道路。新思科技UCIe PHY IP在我们最先进的N3E工艺上成功流片是我们双方长期合作的最新里程碑，有助于设计团队实现Multi-Die系统的关键优势。由于该UCIe PHY IP采用台积公司的N3E工艺，这也就意味着开发者可以在3DIC设计中采用台积公司的3DFabric™全系列3D芯片堆叠和先进封装技术。”

UCIe：互操作性的基石

UCIe与其他新兴Die-to-Die规范不同的是，它为Die-to-Die互连定义了一个完整的堆栈。这确保了兼容设备之间的互操作性。该标准提供了非常引人注目的性能指标，并支持各种先进封装（硅中介层、硅桥和RDL扇出）和标准封装（有机基板和层压板）。在UCIe涵盖的三个堆栈层中，PHY层为封装介质提供电气接口。

单片片上系统（SoC）的设计过程通常是按照从IP到芯片再到封装的顺序进行的。但在设计Multi-Die系统时，开发者需要采用整体性方法，以便考虑所有相互依赖关系。换言之，裸片接口设计与要采用的封装之间紧密相关。新思科技的UCIe PHY IP采用了一种灵活的架构，能够同时支持先进和标准的封装技术，带宽效率最高可达5Tbps/mm。该IP是完整UCIe解决方案的一部分，包括控制器IP和验证IP。UCIe控制器IP支持PCI Express和CXL等通用协议，并通过流媒体协议实现安全、低延迟的NoC到NoC链接。UCIe验证解决方案、验证IP及用于仿真和硬件辅助平台的事务处理器，包括ZeBu®硬件加速系统和HAPS®原型解决方案，可以帮助基于UCIe的互连系统更快地实现验证收敛。

UCIe PHY IP是与新思科技3DIC Compiler平台协同开发的，旨在提供专门的实现方案来使2.5D异构集成的UCIe布线实现自动化，从而提高生产力。

新思科技是UCIe联盟的成员，与其他行业领导者一起为该规范的制定做出了贡献。新思科技在Multi-Die系统架构方面拥有深厚的专业知识，其综合Multi-Die系统解决方案就是一个很好的例证。该解决方案旨在帮助开发者更快地集成异构芯片。新思科技将继续与台积公司合作，使UCIe IP适配更多的工艺节点和封装技术，同时也会与其他主要代工厂开展类似的合作。新思科技的IP产品组合提供完整的Die-to-Die IP解决方案，包括112G XSR控制器和PHY IP以及高级接口总线（AIB）PHY IP。

驱动Multi-Die系统设计取得成功

随着各种计算密集型应用的出现，市场对芯片的需求不断增长，然而单片SoC制造已经接近了极限尺寸。Multi-Die系统为此提供了一种解决方案，它不仅能以经济高效的方式快速扩展系统功能，而且还能降低风险和系统功耗，并缩短产品上市时间。我们已经在市场上发现了数十种Multi-Die系统设计，很明显，这种架构正迅速成为芯片设计的首选架构，特别是对从事HPC、超大规模数据中心、高等级自动驾驶汽车和移动设备的设计团队而言。

为了推动Multi-Die系统的发展，市场上出现了许多先进的技术，UCIe就是其中之一。通过确保互操作性，UCIe随时准备为真正开放的Multi-Die生态系统铺平道路。